ユージェ・チャン (Yujie Zhang) 氏らは2026年9月3日(現地時間)、arXiv cs.DC上で論文を発表し、SoC（システムオンチップ）上で機械学習計算グラフの性能を最適化する階層型マッピングフレームワーク「Para-Pipe」を導入した。エッジベースの深層学習アプリケーションが複雑化する中、従来のパイプライン技術では対応が困難なレイテンシ要求に対し、スループットとレイテンシのトレードオフを解決することを目指す。本フレームワークは、パイプラインアーキテクチャ内でステージ内およびステージ間のオペレーター並列性を統合する。
Para-Pipeは、パイプライン処理と並列処理の間のトレードオフを管理し、処理単位間の通信オーバーヘッドを削減することでエネルギー効率の向上を図る。従来のパイプライン技術はスループット向上に有効だが、複雑な相互依存性を持つニューラルネットワークのレイテンシ要求には対応できないという課題があった。一方で、オペレーター並列性を活用した同時実行はレイテンシ削減に寄与するものの、スループット最適化との両立が困難であった。
Para-Pipeは、パイプラインステージ内およびステージ間での並列度を選択的に調整することにより、これらの課題に対応する。評価では、ARM big.LITTLE CPUとGPUを搭載したAmlogic SoC、および深層学習アクセラレータと2つのDSPを備えたBlack Sesame Technology SoCを用いて実施された。結果として、複数のパレート最適構成が生成され、スループットとレイテンシのバランスが達成された。特に、Amlogic SoCにおけるスループット最適化構成では、純粋なパイプライン戦略と比較して平均11.0%のエネルギー効率向上を、非パイプライン並列実行に対しては23.3%の向上を示した。
参考: arXiv cs.DC (アーカイブ) — 2026年9月4日 02:53 (JST)